[report] 디지털 시스템 설계 report
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작성일 22-10-26 12:48
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상태 C에서 단자 lsb=`1`이고 단자 stop=`0`이면 승수의 LSB가 `1`이므로 피승수의 덧셈을 명령하는 상태 A로 이동한 후에 상태 S에서 쉬프트를 명령하고 상태 C로 돌아온다.
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디지털 시스템 설계 보고서
FSM 모듈의 설계 및 검증
사양
모듈 fsm은 회로의 동작을 제어하는 유한상태머신이다. 다음 상태 c로 무조건 옮겨간다.
상태 C에서 단자 lsb=`0`이고 stop=`0`이면 승수의 LSB가 `0`인경우이므로 쉬프트를 명령하는 상태 S로 이동한후에 상태 c로 돌아온다.
FSM 모듈의 설계 및 검증
입출력단자
이름
방향
비트수
기능
clk
입력
1
클럭(상승에지에 동기)
rst_n
입력
1
리셋(Active Low)
start
입력
1
곱셈 스타트(Active High)
lsb
입력
1
승수의 LSB값
stop
입력
1
곱셈의 종료(Active High)
init
출력
1
외부 데이터 입력(Active High)
shift
출력
1
승수와 피승수의 쉬프트(Active High)
add
출력
1
곱셈 결과값과 피승수의 덧셈(Active High)
done
출력
1
곱셈 동작 종료(Active High)
FSM 모듈의 설계 및 검증
VHDL 코드
FSM 모듈의 설계 및 검증
상태 파형
리셋 신호 rst_n=`0`에 의해 init=`0`, shift=`0`, add=`0`, done=`1`이 출력된다
신호 start=`1`이면 곱셈을 스타트하게 된다
제일먼저 신호 init=`1`이 출력되는데 외부에…(To be continued )
설명
레포트/자연과학
[report] 디지털 시스템 설계 report
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다.
상태 E가 리셋 상태로서 단자 done=`1`을 출력하면서 대기하고 있다가 단자 start=`1` 이 되면 상태 l로 이동하면서 곱셈을 스타트하게 된다
상태 l는 단자 linit=`1`을 출력하여 준비된 승수와 피승수를 입력하도록 한다.
상태 C에서 단자 stop=`1`이면 승수가 0이 되었으므로 곱셈을 종료하기 위해 상태 E로 돌아온다.
